Проверено в реальных проектах
Исправлена устаревшая информация в комментариях
Исправлено повреждение пакетного скрипта из-за конфликта CRLF и git

Оптимизирована синхронизация, очищен регистр защелки, дизайн может быть интегрирован, Xilinx FPGA может работать на частоте 80 МГц.

Поддерживает набор команд Big Yellow Duck, есть конфликты на шине данных, ассемблер примитивный.

Устранены конфликты команд, двухтактное выполнение SV.

Проработанная среда моделирования, имеется оборудование ввода-вывода с таймером и ШИМ.

Обновлена система управления прерываниями, можно принимать внешние прерывания и прерывания от таймера.